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[AI] Open-WebUI 설치 방법 정리

2025.03.19macOS에 Open-WebUI를 설치하기 위해 공식 문서를 보니 환경별로 정리가 되어있다.Docker는 빼고 정리UV는 runtime manager라고 하던데 패키지 관리자 같은 느낌 Linux/macOSWindowsuvcurl -LsSf https://astral.sh/uv/install.sh | shpowershell -ExecutionPolicy ByPass -c "irm https://astral.sh/uv/install.ps1 | iex"path설정?export PATH=$HOME/.local/bin:$PATH   DATA_DIR=~/.open-webui uvx --python 3.11 open-webui@latest serve$env:DATA_DIR="C:\open-webu..
IT/AI.ML 2025. 3. 19. 22:37
[여행] 필리핀 보홀 사진 (2025.02)

보호되어 있는 글입니다.
여행/해외여행 2025. 3. 15. 14:06
[FPGA] ZCU102: PL Clock, Reset 설정

2025.03.13ZYBO Z7과는 다르게 PL용 Single-ended Clock이 없는 것 같다.ZYBO용 PL LED를 돌리면 동작하지 않는다.클럭 설정을 하여 확인한 결과PL 용 clock은 clk_74_25, clk_125 같음 clk_74_25 bank44clk_125 bank47Copilot을 통해 diff2single code 확인module differential_to_single_ended ( input wire clk_p, // Differential clock positive input wire clk_n, // Differential clock negative output wire clk_out // Single-ended clock output); wir..
IT/FPGA 2025. 3. 13. 16:01
[FPGA] ZCU102: VPG-HDMI

2025.03.13ZYBO에서 진행했던 VPG를 ZCU102에서 구현하려고 하는데,rgb2dvi 가 안보인다.https://github.com/Digilent/vivado-library링크에서 다시 다운받고플로우 네비게이터 -> 프로젝트 관리자 -> 설정, IP -> 리포지토리 추가IP 리스트에 다른 것들은 나오는데 rgb2dvi 안나온다.버전에 제한이 걸렸나 싶어 2022.1, 2024.2 둘다 안된다.Digilent 제품에만 제한이 걸린 것인가 검색https://forum.digilent.com/topic/24942-ipcore-rgb2dvi-for-zynq-ultrascale/ 답변내용Unfortunately, this IP (rgb2dvi) is not supported for Ultrascale..
IT/FPGA 2025. 3. 13. 14:19
[AI] GPU 모니터링

2025.03.12기본 모델 사용할 때는 몰랐는데, VectorDB, 학습 관련 뭔가를 하면 GPU가 100%로 동작한다.답변중 사용하는 것이 아니라 갑자기 100%가 된다. 모니터링 필요* nvidia-smiGUI 가 아니라 계속 업데이트를 해줘야 한다.https://velog.io/@claude_ssim/NVIDIA-GPU-%EB%B3%B4%EB%8A%94%EB%B2%95nvidia-smi [딥러닝] NVIDIA GPU 보는법(nvidia-smi)NVIDIA의 GPU는 많은 양의 연산을 빠르게 처리해줄 수 있기에 많은 연산량의 딥러닝을 하고자할 때 반드시 필요하다. 이를 사용하기 위해서는 nvidia에서 제공하는 GPU driver를 OS에 맞게 설치해줘야velog.io윈도우에 watch가 안되 아래..
IT/AI.ML 2025. 3. 12. 23:16
[FPGA] ZYBO Z7: VPG

2025.03.12## This file is a general .xdc for the Zybo Z7 Rev. B## It is compatible with the Zybo Z7-20 and Zybo Z7-10## To use it in a project:## - uncomment the lines corresponding to used pins## - rename the used ports (in each line, after get_ports) according to the top level signal names in the project##Clock signalset_property -dict { PACKAGE_PIN K17 IOSTANDARD LVCMOS33 } [get_ports { sys..
IT/FPGA 2025. 3. 12. 18:59
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